Robei
  • Robei EDA软件下载

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    尊敬的客户/未来客户:

       您好!

       Robei向您隆重推出最新的Robei 3.5.3 版本,采用工业级标准的设计与仿真,让EDA设计不再繁杂。Robei一直以直观、简单、易用为核心,为广大客户提供可视化、面向对象的专业EDA工具。Robei EDA工具用户遍布全球,很多世界500强的企业员工很多在用Robei开发FPGA和ASIC。虽然Robei仅有22MB大小,不像其他厂家的工具动辄500MB以上甚至有些到20GB(20480MB)左右,但是EDA行业并不是以软件大小来论英雄的。软件做大容易,做小难,尤其是做这么小还要实现强大的功能更难。Robei麻雀虽小,五脏俱全,从可视化、面向对象的设计、编写代码、语法检查、仿真与波形查看、生成Verilog代码、配置引脚约束,一应俱全。同时,Robei在用户体验上面做到极致,一切为用户的易用和方便、直观为主。讲再多好处也不如您的亲自体验重要,下面是我们最新版的EDA工具下载链接:

                点此下载Robei 3.5.3 最新版  

    如果您的浏览器不能自动下载,也可以复制此链接下载:http://robei.com/software/Robei.zip

    同时,我们附上相关的使用文档《7天搞定FPGA-Robei与Xilinx实战》教材在软件安装包里面,解压即可查阅,内含较多案例和操作,可以协助您快速入手设计。

    用Robei开发工具,我们成功的设计出3级流水的RISC-V CPU,其结构非常清晰,并且完成了完整的仿真结果。Robei不再是工程师眼中的入门玩具,而成长为真正的项目开发工具。

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    如果您有什么问题,请直接联系我们客户服务人员,客户电话:0532-80972800,我们将会以最快的速度回复与您!

       再次感谢您对Robei的支持和青睐!

     

       谢谢!

     

    --Guosheng Wu

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    青岛若贝电子有限公司总裁

    http://robei.com

     

     

    购买方法:

       教育版和企业版用户购买请直接联系sales@robei.com或者电话:0532-80972800.

    Robei3.5.3版本更新:

    1. 修改了Code中的行号和CodeView中的行号对不齐的问题。

    2. 让testbench的输入引脚自动变成reg类型

    3. 修正了连接线接不到引脚上Crash的问题。

    4. 优化了代码生成功能。

    5. 连接线命名方式采用了模型名_输出引脚名的方式,避免重复。

    6. 修正了《7天搞定FPGA-Robei与Xilinx实战》教材中的错误,让教材与软件同步。

    7. 将安装和教材电子版一起打包到下载包中,方便学习和使用。

    8. 实现了RISC-V 三级流水的CPU验证。

     

    Robei3.5.2版本更新:

    1.替换了仿真器,verilog语言兼容性更强,支持工业界标准。

    2.让软件记录当前路径,更智能。

    3.打开文件可以直接看到Robei软件支持的所有文件类型的文件,不需要去切换过滤器。

    4.把Run切分成Compile和Run,一个用于错误检查,一个用于执行。

    5.提升了代码编辑器,让wire和reg类型用不同颜色显示,让begin和end用相同颜色但是不同于其他关键词的颜色显示,便于对应。

    6.Code中的代码可用放大缩小改变字体大小。

    7.修改了提示信息,让行号更明显。

    8.修改了Refresh按键功能,可以自动布局model和module等。

    9.修改了引脚分步问题,上下厕均可布局引脚,并让引脚显示正确的名称。

    10.修改了文字在不同显示器上的显示问题,保证字体的统一。

    11.修改了引脚显示过小的问题,让引脚显示更清晰。

    12.为模型加设移动限制,不要太靠边。

    13.第一个引脚颜色设置成尽量不与模块相同,易于区分和线的显示。

    14.将引脚的Datatype设置成reg和wire二选一。

    15.单击属性栏的属性即可修改,之前要双击才可以。

    16.修改了提示信息的语法错误。

    17.修改了FPGA配置中的配置信息,只保留了FPGA厂家和工具。

    18.不再支持Xilinx的工具ISE的引脚分配。

    19.修改了wire的命名方式,按照输出口的名字命名。

    20.修改了连接线的位宽不能自动继承的问题。

    21.修改了Toolbox,工作空间,属性编辑器的Scrollbar的显示问题,显示更直观。

    22.修改了连接线和引脚的文字显示,让文字显示更合适,尽量减少对模型的名字显示干扰

    23.为连接线设置最大最小线宽,防止粗线满屏飞。

    24.为输出显示设置错误提示高亮,加入error和fatal错误的高亮显示,各种warning的显示。

    25.取消连接线与引脚位宽不匹配的错误提示,改成连接线自动继承输出引脚的位宽。

    26.改变module的初始大小,防止与引脚的比例失调。

    27.调整module和model的名称显示,方便定位。

    28.增加module的透明度,可以方便透视到底部走线。

    29.修正了属性编辑器的字体问题。

    30. 点击刷新可以重新排布引脚到两边。

    31. 波形查看启动的时候不全部展开,用户可以自行选择展开的项目。

    32. 改进了FPGA选项配置中默认值为空的问题。

    33. 修改了引脚显示文字过大的问题

    35. 修改了编译运行的方式