1.模型上的引脚的一些属性是写保护的，不能修改，但是位置和颜色信息可以随意调整。

2.保存的路径中不能含有中文和空格

3. 保存文件名不能以数字和特殊字符开头

4. 相关的文件要保存在同一路径下

5. 保存的文件名会显示成当前设计的模块名称

6. 命名时不能命名成verilog的关键字，如“module”，“if” 等，也不能以数字开头，不能含有中文，不能含有空格

7.如果Module Type不设置成testbench，仿真将看不到波形。

8. 写代码的时候不需要写module…… endmodule和引脚声明，因为系统会自动生成。

9. 模块和测试模块必须保证在同一目录下才能在“Current”栏里面看到。

10. 必须点"Compile" 才能生成代码，然后再点"Run".

11. “model”和“module”区别: 正在设计的模块叫做“module”，一旦设计完成，并把此模块应用到其它的设计模块的时候，该模块的类型自动变成“model”。“model”的一些属性不可更改，是被保护了的。

12. 完整代码的查看：在“Code”中，你只能看到用户输入的代码部分，而且这些代码不是从第一行开始计数的。点击菜单“View”中的下拉菜单“CodeView”，你可以看到所有的代码，包括自动生成的。

13. 没注册也可以运行：没有注册，可以运行不超过3个模块的仿真。

15. testbench的输入端口如果用initial赋值，则端口类型需要是reg类型。

二、常见问题

（1）我为什么仿真之后看不到波形？

Robei的模型有四种类型：“module”，“model”，“testbench” 和“constrain”。 如果你想仿真之后看波形应该将顶层的仿真模块类型设置成“testbench”。同时，testbench的模块输入端口类型应为“reg”，输出类型应为“wire”。

如果以上都设置正确，确认一下是否先点"Compile"再点"Run".

 

（2）出现syntax error？

一般是语法错误，一般是拼写或符号错误、缺少语句、缺少符号等。需要根据错误信息提示的代码行数检查错误。常见的错误类型：1. 如果begin···end不完整，缺少end，错误信息会不能定位出错位置，检查错误时注意begin和end是否一一对应。2. 如果漏掉分号，错误信息也难以定位出错语句，检查错误时注意代码中有没有漏掉分号。3. Robei软件会自动添加module和endmodule，所以不需要自己在code里添加，如果添加了反而会出错。4.文件和变量命名的时候不要使用减号等特殊字符，可以使用下划线。5. 注意分号等符号都要用英文字符，不要使用中文字符。

（3）error: xxx is not a valid l-value in traffic？

说明xxx的Datatype应该是reg类型，但是你设置成了wire类型。

（4）reg xxx; cannot be driven by primitives or continuous assignment.

说明xxx应该是wire类型的，你设置Datatype为reg类型，而且在assign语句中使用了。请修改为wire类型或者不要采用assign语句赋值。

（5）Unable to open input file.

可能是：1.点击运行仿真之前没有点击编译，编辑完测试文件后，先保存、编译，然后再点运行仿真。2.文件命名不符合规范，EDA类工具对命名有一些规定，因此，建议在对文件和变量等命名时： ①只使用英文字母、数字、下划线，不要用空格或其他特殊字符 ②不要与verilog语言的关键词相同（如module） ③必须以英文字母开头，不能以数字或下划线开头

（5）输出信息中存在乱码.

安装路径或工程文件路径的文件夹名有中文或特殊字符。路径的各文件夹中不要有中文、空格、特殊字符，可以有下划线。

（6）Datasize are not equal.

连线的两个端口的位宽不一致。Robei软件中，添加子模块时，需要注意： ①子模块的端口属性是只读模式，不能直接修改； ②需要打开子模块工程进行修改，修改完保存； ③保存完后回到刚才的设计，用delete删除旧的子模块，然后重新添加。

（7）duplicate declaration.....

检查端口或变量是不是声明定义了多次。在Robei软件中设置端口属性后，软件会根据端口属性生成端口声明代码，不需要自己手动再声明一次。

（8）If you want to see the waveform, make sure you have the "Type" changed to "testbench"

只有testbench测试文件才能运行仿真，设计文件不能直接仿真看波形。新建testbench测试文件有两种方法： ①在设计文件上右键选择Create Test快速生成testbench框图然后进行测试文件的设计； ②点击新建按钮，在弹出的New Project Setting页面把Module Type设置为testbench。

（9）Please run the project first to get the waveform

查看波形之前需要先对testbench测试文件运行仿真，生成波形文件。修改完测试文件后，依次进行保存、编译，编译没有错误再运行仿真，运行仿真没有错误再查看波形。如果修改了工程，再查看波形时一定要先编译、运行生成新的波形文件，否则还是会打开旧的波形文件。

（9）port xxx on model mmmm is not connected

子模块的端口a没有连线。也可以在子模块端口的属性栏里，在connect栏添加想要连接的顶层模块内部信号