概要[Abstract]时钟分频模块是我们最常用的模块之一,通常传感器等模块的驱动时钟都不能直接使用系统晶振时钟,因此时钟分频几乎成为了FPGA项目必不可少的一部分。
实现功能:
此模块实现将输入的系统时钟(或其他自由时钟)进行N分频,其中N为分频系数。例如:现有100MHz的系统晶振,我们将系统晶振通过我们的分频模块,我们就得到了25MHz的输出时钟。如果需要其他频率的时钟,我们可以通过改变程序中所定义的参数P\_CLK\_DIV\_CNT的值。
以上说明了我们可以通过此模块实现输入时钟的N分频,但是如果一开始不能确定分频系数,而是只有确定的输出时钟(我们想要的频率)的频率,该如何去确定分频系数的值,举例说明如下:若系统晶振(或其他自由时钟)为33.3MHz,我们想要得到一个5MHz的输出时钟,分频系数 = 33.3M/5M,即P\_CLK\_DIV\_CNT的值约等于7.