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集成电路产业的发展依托于集成电路设计工具，但是国外提供的EDA工具基本上对一些常用的IP进行知识产权封锁，不利于高校人才培养。为增强学生设计实战能力，Robei EDA 集成电路实验平台：只需要学生在C语言的基础上，快速了解和学习IP设计中的硬件描述语言Verilog语言。该平台同时培养学生的软件和硬件能力，并增强和拓展学生就业技能和操作实战能力。为提高中国的核心高科技技术人才，若贝公司结合自己企业特色，增强产学合作，培养更优秀�...

Robei高端可重构机器人平台是一款基于FPGA的搬运机器人平台，涵盖传统的环境感知，测量以及自动驾驶和抓取功能。该机器人采用麦克纳姆轮，可以横向移动。该平台是验证开发、蓝牙通信、物联网、无人驾驶、视觉识别、显示控制、机器人控制的高端演示平台。  （1）4个麦克纳姆轮 （2）3自由度机械臂 （3）4个LED灯 （4）数码管一组 （5）SPI显示屏一块 （6）光敏传感器一个 （7）蜂鸣器一个 （8）超声波测距模块一个 （9）LM75A温度传感器 ...

2. 主题培训 第一部分：基础门电路及Robei EDA入门视频 1. And Gate1介绍 2. And Gate2介绍 3. And Gate简洁版 4.  移位寄存器 第二部分：Robei集成电路初级视频 1.计数器 2.带符号位加法器 3.LED设计 4.LED板级验2 5.LED纯软操作 第三部分：Robei集成电路进阶视频 1.除法器 2.FIFO 第四部分：Robei集成电路协议视频 1.SPI设计 2.SPI板级验证 第五部分：Robei集成电路中级视频 1.HDMI接口设计  ...

若贝八角板是一款FPGA开发板，可以用于系统设计与教育教学、竞赛、IC验证、系统控制、挖矿、云计算等用途，板子整体呈现正八角形，尺寸非常小，68x68mm，手掌心大小。虽然板子很小，但是功能齐全，非常适合FPGA开发者使用与携带，达到FPGA随身走，随时开发的目的，为硬件工程师量身定做的便携式开发环境。详细参数为： 1. Xilinx Zynq-7010/7020 FPGA芯片（内置Cortex-A9双核CPU） 2. 两片 DDR3 存储器 3. FTDI USB转JTAG 芯片 4. TF 卡座(PS端使用) 5. HDMI接口 6. �...

  Robei推出最新的Robei 3.5.5 版本，采用工业级标准的设计与仿真，让EDA设计不再繁杂。Robei一直以直观、简单、易用为核心，为广大客户提供可视化、面向对象的专业EDA工具。Robei EDA工具用户遍布全球，很多世界500强的企业员工很多在用Robei开发FPGA和ASIC。Robei具备可视框图设计、面向对象的设计、编写代码、语法检查、仿真与波形查看、生成Verilog代码、配置引脚约束等功能。同时，Robei在用户体验上面做到极致，一切为用户的易用和方便、直观为主�...

一、背景与意义 1.  自主可控的集成电路设计中国一直处于落后状态，很多企业通过购买授权来生产芯片。没有国外的授权，中国的芯片就面临卡脖子的风险。 2.   没有EDA就没有芯片，EDA才是卡脖子的核心。目前美国议员已经提议将EDA对华实施全面禁运措施。 3.   随着传统的加工制造业的转型升级，各大城市对高端人才的需求越来越多，尤其是集成电路行业中的高精尖人才急缺。工信部白皮书显示，每年集成电路人才缺口达到40万�...

《数字集成电路设计》 主编： 吴国盛 副主编：于云华  韩鹏 陈桂友 吴志红 ISBN：9787040539714 出版社：高等教育出版社 内容摘要  本书是高等学校数字集成电路设计教材。依据教育部定制的专业目录和教学指导委员会定制的课程方案编写。全书11章，主要内容包括：数字编码与逻辑基础，CMOS集成逻辑门电路基础，Verilog基础与Robei EDA工具，组合逻辑电路设计，FPGA与Xilinx开发工具简介，锁存器、除法器和存储器，Verilog 语法进阶，时序逻辑电...

只需要8次培训视频，您就可以成为Robei EDA工具的中级玩家： 1.Robei EDA工具（简介） 内容纲要：集成电路的历史与未来，若贝介绍，Robei EDA，Robei 杯赛解惑 2.Verilog语言基础 内容纲要：Verilog数制与符号，Verilog语句，Verilog结构化设计，Verilog实例：逻辑门，Verilog实例：计数器，常见错误与要点分析 3.Robei EDA 实验案例1 内容纲要：Vivado简介，若贝与Vivado联合使用，板上点灯，数码管实验 4.集成电路设计基础 内容纲要：基础组合逻辑电路，Robei杯创新�...

一、Robei EDA 工具的注意事项 1.模型上的引脚的一些属性是写保护的，不能修改，但是位置和颜色信息可以随意调整。 2.保存的路径中不能含有中文和空格 3. 保存文件名不能以数字和特殊字符开头 4. 相关的文件要保存在同一路径下 5. 保存的文件名会显示成当前设计的模块名称 6. 命名时不能命名成verilog的关键字，如“module”，“if” 等，也不能以数字开头，不能含有中文，不能含有空格 7.如果Module Type不设置成...